（原标题：这个节点，要被淘汰了？）

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半导体行业不休发展，天然发展是一件善事，但也意味着一些锻真金不怕火的时间不可幸免地会走向落寞。业内东说念主士都知说念，好多代工场也曾发布了 600 nm ASIC 的临了购买见知，因为它们正转向更高效、更小的几何节点。

这将迫使汽车、航空航天、国防、电信和破钞电子行业的公司再行接头其半导体想象。然则，正如咱们将要商讨的，这不一定是坏音信。

回来半导体的发展

半导体时间的发展历程中有好多遑急的里程碑。1971 年开发的 10 μm 工艺催生了 Intel 4004，它包含 2300 个晶体管，是寰宇上第一款交易化分娩的微处理器。

这项冲突性进展之后，半导体行业发展速率迅速，1974 年和 1977 年区别推出了 6 μm 和 3 μm 工艺。每次迭代都比上一次有所矫正。此时，摩尔定律也曾设置。该定律揣测，跟着半导体时间呈指数级增长，芯片密度的确每两年就会翻一番。

20 世纪 80 年代初，晶体管尺寸削弱至 1 微米，各大公司频繁将杰出 10 万个晶体管封装在一块芯片上。到了 20 世纪 90 年代，晶体管数目已杰出 100 万个，而 600 纳米工艺也恰是从此时伊始次亮相。据关系贵寓先容，600 nm工艺由三菱电机、东芝、NEC、英特尔和IBM等最初的半导体公司在 1990 年至 1995 年把握落幕交易化。

在这个工艺亮相的同期，“sub-micron”一词已成为推行，600 纳米工艺进展了中枢作用。这个期间引入了 CMOS 时间，不错集成多达 400 万位 SRAM 和 1600 万位 DRAM，这在那时是一次首要飞跃。

据不十足统计，三菱电机、东芝和NEC于 1989 年推出了接受 600 纳米工艺制造的 16 Mbit DRAM内存芯片；NEC于 1990 年推出了接受该工艺制造的16 Mbit EPROM存储器芯片；三菱公司于 1991 年推出了接受该工艺制造的16 Mbit闪存芯片；1994年推出的Intel 80486DX4 CPU即接受该工艺制造；IBM / Motorola PowerPC 601是第一款 PowerPC 芯片，接受 600 nm 工艺分娩；75 MHz、90 MHz 和 100 MHz 的英特尔奔腾CPU 亦然使用此工艺制造的。

值得瞩认识是，在此期间，英特尔从接受 600 纳米时间的 486 处理器过渡到接受更先进的 350 纳米工艺的第一代奔腾处理器。

在 600 nm 期间，8 英寸（200 毫米）晶圆成为行业程序，5 V 逻辑电平被泛泛使用。这一时期还见证了各式工艺变体的发展，包括 BiCMOS 和 BCD 时间，这些时间使具有模拟和数字信号的夹杂信号应用成为可能。这些翻新使得基于 600 nm 工艺开发的家具或者捏续分娩多年，用于从破钞电子家具到工业开发等各式边界。

尽管 600 nm 工艺具有令东说念主印象深入的性能，但摩尔定律的不休最初鼓励着行业向更小的几何尺寸、更高的逻辑密度和更大的晶圆发展。12 英寸（300 毫米）晶圆的推出以及向 3.3 V 等较低逻辑电压的转动记号着新篇章的运转。

晶圆代工场最初督察着 200 毫米和 300 毫米晶圆的双分娩线，但铜金属化和浅沟槽膺惩 (STI) 等时间的最初使得督察这两条分娩线的盈利变得越来越具有挑战性。

这种演变导致了咫尺的地点。好多代工场都在对其经典的 600 nm 工艺发出临了购买见知，促使制造商接头移动到更新的时间。

为什么咫尺澌灭600nm？

跟着半导体工艺从 600 纳米发展到更小的几何尺寸，旧时间中使用的材料越来越难采购，况且时时不再适宜刻下的环境和安全律例。珍摄这些逾期工艺的开发也变得越来越奋斗，使得代工场无法链接分娩。

新工艺的显赫上风也阻挡漠视。130 nm 和 180 nm 等工艺复古更高的逻辑密度、更高的功率成果和更高的可靠性，并具有铜金属化和浅沟槽膺惩 (STI) 等功能。向 12 英寸 (300 毫米) 晶圆的过渡进一步牢固了这些新工艺当作行业程序的地位，为当代应用提供了更好的性能和老本效益。

于是，不少晶圆厂也曾对这个工艺的ASIC 发布了临了的购买见知。

天然对临了一次购买见知的最初响应可能是对移动想象的老本和复杂性的担忧，但这应该被视为一个契机，而不是需要克服的业务停滞问题。更高的性能、更低的功耗和增强的功能变得愈加容易落幕。

GlobalFoundries (GF)、台湾半导体制造公司 (TSMC)、XFAB 和 SK keyfoundry 等代工场提供了泛泛的选定，以促进从 600 nm 的移动。这确保了剖判的供应链，同期为家具矫正和翻新开辟了说念路。

关于汽车制造等行业来说，向当代化进程的转动至关遑急，因为这些行业的行业程序受到严格践诺，可靠的供应链关于分娩至关遑急。

让咱们先从平允运转提及。将想象从 600 nm 或 350 nm 移动到 180 nm 或 130 nm 等更先进的工艺具有诸多上风：

1、新时间提供了更高的逻辑密度，从而允许在沟通的硅单方面积内落幕更多的功能。

2、不错集成更复杂、更雄伟的电路，增强全体家具功能。

3、凭证想象条目，高档节点不错复古更高的时钟频率或更低的功耗。

4、铜 BEOL 金属化和多达八层金属层升迁了对电移动的弹性，并为高速信号提供了更好的性能。

5、浅沟槽膺惩 (STI) 时间可升迁密度并裁汰“闩锁”风险，“latch-up”是旧工艺中常见的故障点。

四种硅晶体管节点的特点相比

然则，与现存想象的兼容性应是主要接头成分。好多较新的工艺提供双栅极氧化物选项，在提供更当代时间上风的同期，保捏与较旧的 5 VI/O 程序的兼容性。这确保想象不错在对原始规格进行最小更始的情况下进行更新。

此外，130 nm BCD 节点现已成为极度锻真金不怕火的时间，可提供更多工艺选项，包括不同高压等第的晶体管、非易失性存储器（OTP、闪存）、MIM 电容器、皆纳或肖特基二极管等。这成心于将复杂的模拟/RF 功能集成到更具竞争力的片上系统科罚决策中。更高的集成度为微调片上模拟功能和校准外部传感器提供了选项，从而提供了系统级老本效益。

130 nm 的较小特征尺寸允许集成 Arm Cortex-M 类处理器（或雷同的 RISC-V），且的确不会产生极度的硅老本。事实上，所需的 CPU 性能和内存需求将成为集成可行性的主要成分。低端 CPU 只需要几平淡毫米的硅面积。雷同，64 或 128 Kb 的 SRAM 也不错以经济高效的面孔集成。

多数经过硅考据的第三方 IP（包括模拟和数字 IP）的出现简化了附加功能的集成，而这在 600 nm 工艺中根柢无法落幕。此外，用于较新的 12 英寸晶圆的矫正光刻时间可裁汰劣势率并落幕更好的开发匹配，从而升迁制造产量。

未始不是一件善事

将 600 nm 或 350 nm CMOS 家具移动到 130 nm 工艺触及几个要津递次和瞩目事项，频繁最先要全面评估新想象是否与旧想象引脚兼快乐是否应包含新功能。

这一决定将显赫影响所需的工程责任量。举例，由于原始想象数据库的年限和潜在逾期性，可能需要进行全面再行想象。这将触及谋略和时间选定、想象、模拟和考据。

还值得瞩认识是，凭证复杂进度，想象责任可能需要几个月的期间。然后，还需要三个月或更恒久间进行制造，并需要极度的期间进行考据和执意。简而言之，留传想象数据库的存在并弗成保证想象的自动移动。

不外，移动到 130 nm 等较新的工艺时间可确保连结性，并提供增强和当代化的契机。举例，ISO 26262 等汽车安全程序（在 600 nm 期间尚不存在）不错无缝集成到新想象中，而无需显赫增多硅单方面积。

新时间还复古更高的集成度，允许集成传感器和增强通讯接口等附加功能。这不错显赫更正各式家具的价值和使用情况。天然，愚弄当代供应链也有平允。大多数 300 毫米晶圆厂也曾提供某些认证，这有助于更顺畅的分娩进程。这关于需要恒久供应承诺的行业（如航空航天和汽车）尤其成心。

从这个意旨上说，这是双赢！将较旧的航空航天部件再行想象为较新的时间不错裁汰老本并升迁性能，同期振作严格的阅历条目。这不错将旧家具转动为更具竞争力和面向已往的科罚决策，开辟新的市集契机并延迟其人命周期。

因此，临了一次购买见知并不可怕；它仅仅一种翻新。惟有有正确的心态和一些悉心的谋略，它就会升迁所有这个词东说念主的程序。

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